在Verilog中创建可以合成的时间延迟

Question

我正在尝试创建一个合成的时间延迟，而不仅仅是在我的模拟中工作。延迟需要为1.439548 ms或尽可能接近该精度。我使用的是Lattice Diamond和MACHX02 7000HE FPGA。 延迟用于等待数据事务之间所需的指定时间。 到目前为止，我使用内部振荡器运行一个单独的计数器，用于以指定的时间间隔一次一位地吐出我的数据（使用2.15Mhz，38400波特）。 我是否需要使用另一个时钟/计数器来延迟？如果是这样，是否有人熟悉如何使用此板定义和使用时钟？我很困惑，这是我的计划的最后一个要求。任何帮助表示赞赏。

Answer 1

使用内部振荡器和计数器来获得正确的时间延迟。计数器值由在2.15 MHz频率下输出40个数据位所需的时间确定。