Verilog，握手和时钟费率

Question

好的，我是新来的。

只是想知道，在设计模块时，我是否必须在模块之间进行握手？

或者我可以假设“始终”块中的组合逻辑总是在下一个时钟之前完成 - 编译器（或者你有什么）将选择合适的时钟速率。

Answer 1

在设计基于硬件的系统时，通常会定义您的时钟频率，对于某些平台，它可能是预定义的50MHz，100MHz等。

在RTL或行为模拟中，组合逻辑通过它没有时间延迟。将RTL合成到门时，应用约束，例如时钟频率。为了保证时序安全，综合工具必须创建组合逻辑，其传播延迟低于时钟周期。

如果你没有计时清理，那么这个约束就会被打破，你必须减慢你的时钟，给你更多的时间，或者通过插入触发器来分解逻辑。