如何在UVM中停止所有正在运行的序列?

时间:2013-10-04 16:52:39

标签: verilog system-verilog uvm

有没有办法在模拟过程中停止所有运行的序列(比如当你重置时)? 有没有办法在模拟过程中的特定时间转储所有正在运行的序列的列表?

2 个答案:

答案 0 :(得分:3)

是。 sequencer_h.stop_sequences()请参阅https://verificationacademy.com/cookbook/Sequences/Stopping了解您需要做什么以及使用活动驱动程序需要注意什么。

UVM没有内置任何内容来转储所有正在运行的序列,但如果您使用的是Questa,则会有一个调试命令“uvm findsequences”,它会为您列出它们。

答案 1 :(得分:0)

每个序列都有一点received_item_done。在停止任何特定序列之前,您可以等待此位的posedge。您可以使用sequencer基类中的current_grabber函数来获取当前具有锁定或抓取序列的序列的句柄。

stop_sequences将停止当前加载到音序器上的序列。