我正在使用digikey的smartFusion2制造商套件板进行VHDL项目。 我正在使用 Libero SoC 设置我的设计。
了解了软件如何生成“ 顶级” VHDL文件后（单击“生成组件”时），我决定直接在顶级中添加实体实例，而无需使用Libero提供的图形界面。
但是现在我无法使用新的VHDL顶级文件更新SmartDesign。
用户指南未指定：
https://www.microsemi.com› 130850-libero-soc-v11-6-user-s-guide
您知道这样做的方法吗，甚至有可能吗？
还是应该导入新实例，将其连接到另一个实例，然后重新生成组件？我不希望那样，因为我知道它将删除我修改的旧顶级文件并制作一个新文件。