运动时我遇到了一个问题，其中VCS RTL波形显示的信号之间的关系与VHDL代码中所写的相反。好像该关系描述不正确。通过关系，我的意思是A = B＆C。在我的情况下，A的值不符合B与C的和。
是否可以将verilog文件的已编译输出与之前已编译过的verilog文件的已编译输出进行比较？还是编译后的输出包含路径和日期信息？我对verilog的构建过程不太熟悉。
例如，我记得使用C编译器能够比较目标文件的转储输出。我正在尝试对已编译的Verilog文件的输出进行相同的操作。
专家的任何提示将不胜感激。