我有一个带有RTL（verilog）以及验证（system-verilog）代码的大型模型。我在细化阶段添加了“ -cm line + cond + fsm + tgl + branch + assert”构建模型，然后进行了rand测试，生成了coverage数据库（vdb）文件。使用Verdi合并所有vdb之后，我只能看到仅少数文件（如监视器，接口文件）的代码覆盖率。大多数重要文件没有任何覆盖率数据。即使对于显示行覆盖率的文件，并非所有行都显示有效行-它们是灰色的（在有效行中-覆盖和未覆盖的行分别显示为黄色和红色）。
我还尝试将VCS编译指示（“ // VCS coverage on”）添加到某些文件中以进行检查，但是没有运气。
是否有解决此问题的建议？