Sytem Verilog Testbench：对时钟信号应用初始时间偏移

Question

如果我的时钟信号每40ns切换一次，但我希望它只在特定延迟后开始翻转，那么假设15ns，我怎么能用verilog testbench这样做呢？

Answer 1

initial begin
    clock = 0;
    #15ns;
    forever #40ns clock = ~clock;
end