我的模拟器（仍然无名）正在崩溃。我无法找到答案。 （当我单步执行等待声明时它就崩溃了，所以我猜它会跳到其他地方，但谁知道在哪里。）
我一直试图检测我的代码，试图找出原因。理想情况下，我会排队报告文件名和行号。这在System-Verilog中很容易：
$display(`__FILE__,, `__LINE__);
或类似的东西。我想通过用
替换代码中486个begin的事件来做类似的事情
constant CCCCCC : boolean := true; begin report CCCCCC'instance_name;
打破了这四种体系结构，但这很容易解决。 （大多数东西都在函数和程序中。）不幸的是，使用
`instance_name
和
`path_name
属性也会使我的模拟器崩溃。卫生署！并且
`simple_name
没有提供足够的信息。
我想我可以写一个脚本来做这个，但是有人能想到用纯VHDL做一个聪明的方法吗？