连接运算符不允许在模块实例化中

Question

MUX32_16x1 inst9(muxR, dontNeed, addSub, AddSub, mult, shift, shift, wireAnd, wireOr, wireNor, {31{0}, addSub[31]}, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, OPRN[3:0]);

上面是我对16x1多路复用器的实例化，我试图将前一个31位的一个参数设置为0，只留下最后一位作为输入

{31{0}, addSub[31]}

我不确定该程序为何会发出此错误

near ",": syntax error, unexpected ',', expecting '}'.

是花括号运算符在模块实例化时不允许吗？

抱歉，我对Verilog编程很陌生

Answer 1

当您重复连接时，需要将其括在另一组括号中，因此{31{1'b0}}与31'd0相同。

尝试：

{{31{1'b0}}, addSub[31]}

或者：

{31'd0, addSub[31]}