开源Verilog代码中的语法错误

Question

我正在尝试编译一个开源代码段（1000base-x），但我在一些文件中出现语法错误。我对 Verilog 不是很熟悉，也不知道出了什么问题。

这是我在第一个关闭标记“}”附近遇到语法错误的代码部分。

代码：

`ifdef MODEL_TECH
enum logic [3:0] { 
`else
 localparam
`endif
            S_PCS_AN_STARTUP_RUN          = 0,
            S_PCS_AN_ENABLE               = 1,
            S_PCS_AN_RESTART              = 2,
            S_PCS_AN_DISABLE_LINK_OK      = 3,
            S_PCS_AN_ABILITY_DETECT       = 4,
            S_PCS_AN_ACKNOWLEDGE_DETECT   = 5,
            S_PCS_AN_COMPLETE_ACKNOWLEDGE = 6,
            S_PCS_AN_IDLE_DETECT          = 7,
            S_PCS_AN_LINK_OK              = 8,
            S_PCS_AN_NEXT_PAGE_WAIT       = 9
`ifdef MODEL_TECH
  } pcs_an_present, pcs_an_next;
`else
   ; reg [3:0] pcs_an_present, pcs_an_next;
`endif