在每个时钟边沿上以VHDL访问同一阵列的2个元素

Question

如何在同一进程和每个时钟边沿访问2d数组的2个元素？

entity test is
generic   (N     : integer  := 8;
       N_MAX : integer  :=1944;
       O_MAX : integer  :=20;
       M_MAX : integer  :=324;
       K_MAX : integer  :=1620);
Port ( clk : in STD_LOGIC;
       rst : in STD_LOGIC;
a   : in STD_LOGIC_VECTOR(N-1 downto 0);
       b  : in STD_LOGIC_VECTOR(N-1 downto 0)`);
end test;

architecture Behavioral of test is
type t1 is array (0 to 323,0 to 19) of std_logic_vector(7 downto 0);

signal tab:t1;

`

希望得到一些帮助，谢谢你提前