我是VHDL / FPGA编程的初学者。我想比较两个32位std_logic_vector。我目前正在使用：
if ( RX_FRAME(to_integer(s_data_counter)).Data /= REF_FRAME(to_integer(s_data_counter)).Data ) then
s_bad_frame <= '1';
state <= DONE;
end if;
此处RX_FRAME和REF_FRAME是std_logic_vector(31 downto 0)
我想知道综合工具如何将/=转换为硬件。
是否可以使用它？或者我应该执行相关向量的XOR并检查结果向量是否为零？如果我执行XOR并检查零，是否会增加所需的硬件数量？
我使用的是Vivado Design Suite 2015.3。
答案 0 :(得分：7)
你应该与/=进行比较，以真正受益于像VHDL这样的语言和Xilinx Vivado等高级综合工具。
然后，综合工具将使用FPGA中的内部LUT实现此功能，可能具有类似于可变参数的XOR门的功能，或者如果其中一个参数评估为常量，则为AND / NOT门。查看实际实现的最佳方法是在显示已实现设计的工具中显示GUI视图。
但是，开始通过自己做XOR门来加倍猜测该工具通常是一个坏主意，因为该工具通常更好地确定最佳实现。但是，如果您遇到该工具无法识别特定构造并选择有效的实现，那么在编码样式附近使用更多实现来指导该工具可能是一个好主意，但是对于像/=这样的比较，这是很少这种情况。
答案 1 :(得分：2)
正如Morten已经提出的那样，比较操作在LUT中实现，进行某种X（N）OR和AND /（N）OR聚合。
但它可能更快......
FPGA具有快速进位链，可用于加速宽输入的比较操作，但综合工具大多不使用这种特殊资源。
如何使用进位链进行平等比较？
携带链可以实现为 k ill- p ropagate链。这个命名来自波纹携带加法器，其中可以生成进位，从进位传播或被杀死。
比较器以有效进位开始（全部相等）。每个步骤在LUT中计算：An = Bn。如果是，则传播进位，否则将其杀死。
如果执行量很高（初始值在链中存活），则所有位都相等。
我没有相等或不等操作的示例代码，但我有prefix and和prefix or的类似示例运算符使用进位链来加速宽输入的计算。
prefix_and计算：y(i) <= '1' when x(i downto 0) = (i downto 0 => '1') else '0';
的说明：
生成的向量为1，直到找到第一个0，之后为0。
或换句话说：无论输入位如何，从i 开始时，位置0 to n处的第一个零点会杀死所有剩余的位。
prefix_or计算：y(i) <= '0' when x(i downto 0) = (i downto 0 => '0') else '1';
<强>解释
生成的向量为0，直到找到第一个1，之后为1。
或者换句话说：从i 开始时在位置0 to n找到的第一个生成一个并将其传播到所有剩余的位，无论输入位如何。
以下代码是prefix_and的通用VHDL描述。它独立于供应商，但在Xilinx FPGA上使用特殊原语（MUXCY）。
architecture rtl of arith_prefix_and is
begin
y(0) <= x(0);
gen1: if N > 1 generate
signal p : unsigned(N-1 downto 1);
begin
p(1) <= x(0) and x(1);
gen2: if N > 2 generate
p(N-1 downto 2) <= unsigned(x(N-1 downto 2));
-- Generic Carry Chain through Addition
genGeneric: if VENDOR /= VENDOR_XILINX generate
signal s : std_logic_vector(N downto 1);
begin
s <= std_logic_vector(('0' & p) + 1);
y(N-1 downto 2) <= s(N downto 3) xor ('0' & x(N-1 downto 3));
end generate genGeneric;
-- Direct Carry Chain by MUXCY Instantiation
genXilinx: if VENDOR = VENDOR_XILINX generate
component MUXCY
port (
S : in std_logic;
DI : in std_logic;
CI : in std_logic;
O : out std_logic
);
end component;
signal c : std_logic_vector(N-1 downto 0);
begin
c(0) <= '1';
genChain: for i in 1 to N-1 generate
mux : MUXCY
port map (
S => p(i),
DI => '0',
CI => c(i-1),
O => c(i)
);
end generate genChain;
y(N-1 downto 2) <= c(N-1 downto 2);
end generate genXilinx;
end generate gen2;
y(1) <= p(1);
end generate gen1;
end architecture;