Question

是否有可以尽可能多地扩展verilog模块的工具？例如：

module and_gate(...);
    /* module description ... */
endmodule

module test(...);
    and_gate and1(...);
endmodule

在该示例中，我希望测试模块中的and_gate实例和1通过必要的修改扩展到模块描述，以便模块可以编译（可以使用实例的名称为每个元素添加前缀等）。 / p>

Answer 1

我不知道有任何工具可以做到这一点，因为：

合成过程已经这样做：当一个模块从另一个模块中“调用”时，该模块实际上是实例化的。也就是说，它的内容（以及该模块“调用”的任何模块的内容）都包含在上层模块中
对于模拟，您需要网络和模块的名称，以便您的波浪痕迹易于阅读，并且您可能容易发现错误。任何破坏网名的工具，因此模拟中的网络与您设计中的网络不匹配会给您带来很多麻烦
无论如何，我记得Verilog的功能和任务主要与你提出的方式有关。模块也是如此，但是你不会在执行扩展的情况下获得更新的源代码。