我可以在VHDL中使用Vivado模块设计时钟频率吗？

Question

我正在Vivado构建一个设计，我想知道我是否可以在HDL中使用方框图时钟频率。

我想采用块图知道的FREQ_HZ并作为DRC的一部分进行传播，并将其提供给我的自定义IP块（使用VHDL通用）。这样我可以做一些事情，比如设置内部计数以产生微秒，波特率等延迟。

我可以使用手动自定义参数执行此操作，但这需要手动维护并且容易出错。

Answer 1

我认为TCL可能是您唯一的选择。 制作一个TCL脚本，该脚本作为构建过程的一部分运行，并将FREQ_HZ属性复制到您的通用。