在乱序处理器中缓存未命中

时间:2013-07-10 08:55:15

标签: caching architecture power-management cpu-architecture

想象一下,一个应用程序在一个乱序处理器上运行,它有很多最后一级缓存(LLC)未命中(超过70%)。您是否认为如果我们降低处理器的频率并将其设置为较小的值,那么应用程序的执行时间会大幅增加或影响不大?你能否解释一下你的答案

谢谢和问候

1 个答案:

答案 0 :(得分:1)

与大多数微架构功能一样,安全的答案是 - “它可能,也可能不会 - 取决于应用程序的确切特征”。 以...为例通过驻留在内存中的大型图形运行的工作负载 - 在选择新节点之前,需要获取和处理每个新节点。如果降低频率,则会损害执行阶段,这对于延迟至关重要,因为下一组内存访问依赖于它。 另一方面,带宽限制的工作负载(即 - 执行与系统存储器BW限制一样快)可能没有充分利用CPU,因此不会受到太大的伤害。 基本上问题归结为你的应用程序如何利用CPU,或者说 - 在CPU和内存之间,你能找到性能瓶颈。

顺便提一下,请注意,即使降低频率确实会影响执行时间,它仍然可能对您的功率/性能比有利,取决于您所在的功率/性能曲线的位置以及精确值。